本发明描述一种电路,其包含用于至少一个时钟信号的时钟输入。仅一个时钟缓冲器连接到所述时钟输入以基于所述至少一个时钟信号而产生至少第一经修改时钟信号及第二经修改时钟信号。多个触发器连接到所述时钟缓冲器。所述触发器中的每一者接收所述第一及第二经修改时钟信号。多个数据输入各自连接到所述多个触发器中的至少一者以将输入数据提供到所述多个触发器。多个数据输出各自连接到所述多个触发器中的至少一者以从所述多个触发器提供输出数据。所述多个触发器中的每一者利用所述第一经修改时钟信号及所述第二经修改时钟信号将所述输入数据变换成所述输出数据。
1.一种具有时钟缓冲器及多个触发器的电路,所述电路包括:时钟输入,其用于至少一个时钟信号;所述时钟缓冲器,其连接到所述时钟输入,所述时钟缓冲器基于所述至少一个时钟信号而产生至少第一经修改时钟信号及第二经修改时钟信号;所述多个触发器,其连接到同一时钟缓冲器,所述多个触发器中的每一者接收所述第一经修改时钟信号及所述第二经修改时钟信号;多个数据输入,每一数据输入连接到所述多个触发器中的至少一者以将输入数据提供到所述多个触发器;及多个数据输出,每一数据输出连接到所述多个触发器中的至少一者以从所述多个触发器提供输出数据,其中所述多个触发器中的每一者利用从所述时钟缓冲器产生的所述第一经修改时钟信号及所述第二经修改时钟信号将所述输入数据变换成所述输出数据;其中所述时钟缓冲器包括:至少第一时钟反相器及第二时钟反相器,其彼此串联连接,其中所述第一时钟反相器接收所述至少一个时钟信号并从所述至少一个时钟信号产生所述第一经修改时钟信号,且其中所述第二时钟反相器接收所述第一经修改时钟信号并从所述第一经修改时钟信号产生所述第二经修改时钟信号。
2.根据权利要求1所述的电路,其中所述多个触发器包括至少三个触发器。
3.根据权利要求1所述的电路,其中所述触发器中的每一者包括:第一开关,其连接到所述多个数据输入中的至少一者,所述第一开关经配置以接收所述输入数据及所述第一经修改时钟信号,其中所述第一开关基于所述第一经修改时钟信号而操作;第一反相器,其连接到所述第一开关,所述第一反相器经配置以将所述输入数据变换成第一输出数据;第二反相器,其连接到所述第一反相器,所述第二反相器经配置以将所述第一输出数据转换成第二输出数据;第二开关,其连接到所述第二反相器,所述第二开关经配置以接收所述第二输出数据及所述第二经修改时钟信号,其中所述第二开关基于所述第二经修改时钟信号而操作以将所述第二输出数据提供到所述第一反相器;第三开关,其连接到所述第一反相器,所述第三开关经配置以接收所述第一输出数据及所述第二经修改时钟信号,其中所述第三开关基于所述第二经修改时钟信号而操作;第三反相器,其连接到所述第三开关,所述第三反相器经配置以将所述第一输出数据变换成用于所述多个数据输出中的一者的所述输出数据;第四反相器,其连接到所述第三反相器,所述第四反相器经配置以将所述输出数据转换成第三输出数据;及第四开关,其连接到所述第四反相器,所述第四开关经配置以接收所述第三输出数据及所述第一经修改时钟信号,其中所述第四开关基于所述第一经修改时钟信号而操作以将所述第三输出数据提供到所述第三反相器。
4.根据权利要求1所述的电路,其中所述多个触发器可用作标准专用集成电路(ASIC)流程中的单元。
5.根据权利要求1所述的电路,其中所述多个触发器以及所述第一时钟反相器及所述第二时钟反相器中的至少一者可用作标准专用集成电路(ASIC)流程中的单元。
6.根据权利要求1所述的电路,其中所述多个触发器中的一者包括第一触发器,且所述第一触发器及所述第一时钟反相器可用作标准专用集成电路(ASIC)流程中的单元。
7.根据权利要求1所述的电路,其中所述时钟缓冲器包括经配置以从所述时钟输入产生所述第一经修改时钟信号及所述第二经修改时钟信号的单一时钟缓冲器。
8.根据权利要求1所述的电路,其中所述第一时钟反相器及所述第二时钟反相器中的至少一者经确定大小以呈现最小方面。
9.根据权利要求1所述的电路,其中所述多个触发器全部由所述第一时钟反相器及所述第二时钟反相器驱动。
10.根据权利要求1所述的电路,其中所述多个触发器及经确定大小以呈现最小方面的所述第一时钟反相器可用作标准专用集成电路(ASIC)流程中的单元。
11.根据权利要求1所述的电路,其中所述多个触发器以及两者均经确定大小以呈现最小方面的所述第一时钟反相器及所述第二时钟反相器可用作标准专用集成电路(ASIC)流程中的单元。
12.一种具有时钟缓冲器及多个触发器的电路,所述电路包括:时钟输入,其用于至少一个时钟信号;所述时钟缓冲器,其连接到所述时钟输入,所述时钟缓冲器基于所述至少一个时钟信号而产生至少第一经修改时钟信号及第二经修改时钟信号;所述多个触发器,其连接到同一时钟缓冲器,所述多个触发器中的每一者接收所述第一经修改时钟信号及所述第二经修改时钟信号;多个数据输入,每一数据输入连接到所述多个触发器中的至少一者以将输入数据提供到所述多个触发器;及多个数据输出,每一数据输出连接到所述多个触发器中的至少一者以从所述多个触发器提供输出数据,其中所述多个触发器中的每一者利用从所述时钟缓冲器产生的所述第一经修改时钟信号及所述第二经修改时钟信号将所述输入数据变换成所述输出数据;其中所述触发器中的每一者包括:第一开关,其连接到所述多个数据输入中的至少一者,所述第一开关经配置以接收所述输入数据及所述第一经修改时钟信号,其中所述第一开关基于所述第一经修改时钟信号而操作;第一反相器,其连接到所述第一开关,所述第一反相器经配置以将所述输入数据变换成第一输出数据;第二反相器,其连接到所述第一反相器,所述第二反相器经配置以将所述第一输出数据转换成第二输出数据;第二开关,其连接到所述第二反相器,所述第二开关经配置以接收所述第二输出数据及所述第二经修改时钟信号,其中所述第二开关基于所述第二经修改时钟信号而操作以将所述第二输出数据提供到所述第一反相器;第三开关,其连接到所述第一反相器,所述第三开关经配置以接收所述第一输出数据及所述第二经修改时钟信号,其中所述第三开关基于所述第二经修改时钟信号而操作;第三反相器,其连接到所述第三开关,所述第三反相器经配置以将所述第一输出数据变换成用于所述多个数据输出中的一者的所述输出数据;第四反相器,其连接到所述第三反相器,所述第四反相器经配置以将所述输出数据转换成第三输出数据;及第四开关,其连接到所述第四反相器,所述第四开关经配置以接收所述第三输出数据及所述第一经修改时钟信号,其中所述第四开关基于所述第一经修改时钟信号而操作以将所述第三输出数据提供到所述第三反相器。相关申请案的交叉参照本PCT专利申请案的优先权依赖于在2008年5月27日提出申请的序列号为61/056,195的美国临时专利申请案,所述美国临时专利申请案的内容以引用的方式并入本文中。技术领域
本发明涉及经设计以在操作期间节约功率的电路结构。更具体来说,本发明涉及依赖于多个触发器来节约功率的电路设计。
背景技术
触发器为常见的电子电路元件。通常,典型的单一触发器包含一个内部时钟缓冲器。内部时钟缓冲器通常包含两个反相器。内部时钟缓冲器通常驱动四个开关。在传统的电路设计中,两个反相器的大小相当大以确保触发器满足对特定电路的性能要求。使用大时钟反相器的一个优点在于电路设计者可实现电路的受驱动能力的显著增加。此外,大时钟反相器可增加电路速度。遗憾地,这些优点被与大时钟反相器的使用相关联的至少一个缺点抵消。具体来说,大时钟反相器增加电路的功率,且此对于整体系统实施方案来说可为显著的。在其中将要最小化功率消耗的电路中,此可呈现对传统触发器电路的实际实施方案的障碍。
发明内容
因此,本发明的一个方面是提供一种并入有多个触发器的电路设计,其中使功率消耗更高效。换句话说,本发明提供一种并入有若干触发器但也不包含消耗不合意的功率量的大时钟反相器的电路设计。
附图说明
将结合数个图来描述本发明,图中:图1是典型触发器的电路示意图;图2是根据本发明的基于触发器的电路设计的第一实施例的电路示意图;且图3根据本发明的基于触发器的电路设计的第二实施例的电路示意图。
具体实施方式
现在将结合本发明的随附图式来描述本发明的数个实施例。如所属领域的技术人员应立即明了,存在所列举实施例的可采用的众多变化及等效形式,此并不背离本发明的范围。本发明打算涵盖所属领域的技术人员在阅读及理解本发明之后即可了解的任何变化及等效形式。图1图解说明所属领域的技术人员已知的电路10的设计的一个典型的示意图。具体来说,电路10代表典型的触发器。如图1中所图解说明,电路10包含时钟缓冲器12及触发器14。如下文更详细地论述,时钟缓冲器12产生用于触发器14的时钟信号。时钟缓冲器12包含彼此串联连接的两个反相器16、18。反相器16接收外部时钟信号CK。反相器16接着操纵时钟信号CK以产生时钟信号CKi,此遵循两条路径。在第一路径中,时钟信号CKi提供到反相器18。在第二路径中,时钟信号CKi提供到两个开关20、26。响应于接收到时钟信号CKi,反相器18修改时钟信号CKi并产生时钟信号CKi。时钟信号CKi提供到两个开关22、24。如图1中所显示,外部数据D连同时钟信号CK为触发器电路10的输入。如图所示,数据D提供到电路10内的触发器14。来自触发器14及还有电路10的输出数据由字母“Q”表示。如图1中所显示,数据D穿过开关20传递到反相器28。反相器28产生采取两个可能路线中的一者的经变换数据信号D1。在第一路线中,数据D1继续进行到反相器30。在反相器30处,将数据D1变换成数据D2,其中数据D2在开关22之后于在反相器28的上游但在开关20的下游的点处重新加入数据流且变为到反相器28的输入。也如图1中所显示,数据D1继续进行到开关24。从开关24,数据D1传递到反相器32,其中将数据D1变换成数据Q。在一个路径中,数据Q从触发器14且因此从电路10退出。在另一路径中,数据Q被引导到反相器34,其中将数据Q变换成数据D3。数据D3接着传递穿过开关26,其中数据D3在开关24之后重新进入数据串流。如图所示,数据D3于在开关24之后但在反相器32之前的点处加入数据串流。如上文所提及,此触发器方法的一个优点在于时钟反相器16、18可经供电使得存在触发器电路10的显著增益以及还有显著速度。触发器电路10的此实施方案的缺点在于时钟反相器16、18为大的且因此消耗触发器电路10的相应地大的功率量。当今,工艺技术已延伸到集成电路的深亚微米等级(即,<90nm)。如所属领域的技术人员应了解,随着制造商以此亚微米等级(或低于亚微米等级)制作电路,使晶体管大小越来越小。以此等级形成的晶体管的大小对触发器中的时钟反相器的大小施加限制。换句话说,随着在大小上将晶体管最小化,触发器中的相关联时钟反相器的大小也被最小化。然而,小大小未必导致降低的性能或能力。确定为最小大小的反相器能够驱动四个以上开关而不丧失速度性能(例如,最大频率、转变时间、设置时间、保存时间等)。换句话说,有可能将仅连接到一个内部时钟缓冲器(由两个反相器构成)的相同触发器中的两者连接在一起。这样做,有可能节省构成时钟缓冲器的两个内部反相器的功率消耗,其在传统电路设计中原本将提供给第二触发器。在实际设计中,当两个触发器(包括八个开关)连接在一起时,可有必要最低限度地调整第二时钟反相器大小以确保双触发器具有类似于单一触发器的性能。图2提供根据本发明的电路36的示意图。如立即明了,所述电路包含两个触发器38、40。这些触发器38、40两者由同一时钟缓冲器42驱动。如图2中所图解说明,时钟缓冲器42包含两个反相器44、46。反相器44接收外部时钟信号CK、修改时钟信号CK并产生时钟信号CKi。如所图解说明,时钟信号CKi作为输入提供到反相器46中,反相器46修改时钟信号CKi以产生时钟信号CKi。时钟信号CKi提供到开关48、54、56及62。时钟信号CKi又提供到开关50、52、58及60。如图2中所显示,数据D4穿过开关48传递到反相器64。反相器64产生采取两个可能路线中的一者的经变换数据信号D5。在第一路线中,数据D5继续进行到反相器66。在反相器66处,将数据D5变换成数据D6,其中数据D6于在反相器64的上游但在开关48的下游的点处重新加入数据串流且提供到反相器64的输入。也如图2中所显示,数据D5继续进行到开关52。从开关52,数据D5传递到反相器68,其中将数据D5变换成数据Q1。在一个路径中,数据Q1从电路触发器38(且因此从电路36)退出。在另一路径中,数据Q1被引导到反相器70,其中将数据Q1变换成数据D7。数据D7接着传递穿过开关54,其中数据D7于在开关52之后但在反相器68之前的点处重新加入数据串流。关于触发器40,数据D8穿过开关56传递到反相器72。反相器72产生采取两个可能路线中的一者的经变换数据信号D9。在第一路线中,数据D9继续进行到反相器74。在反相器74处,将数据D9变换成数据D10。数据D10于在反相器72的上游但在开关56的下游的点处重新加入数据串流且提供到反相器72的输入。也如图2中所显示,数据D9继续进行到开关60。从开关60,数据D9传递到反相器76,其中将数据D9变换成数据Q2。在一个路径中,数据Q2从触发器40(且因此从电路40)退出。在另一路径中,数据Q2被引导到反相器78,其中将数据Q2变换成数据D11。数据D11接着传递穿过开关62,其中数据D11于在开关60之后但在反相器76之前的点处重新加入数据串流。如从图2立即明了,存在到电路36的三个输入:数据D4、数据D8及时钟信号CK。存在来自电路36的两个输出:输出数据Q1及输出数据Q2。实验指示,对于90nm及65nm工艺技术两者,当两个触发器38、40与仅两个最小大小的时钟反相器44、46组合在一起时,有可能形成以类似于单一触发器的方式执行的双触发器电路36。具体来说,双触发器电路36以与单一触发器相同的速度或几乎相同的速度操作。此外,与两个单一触发器的功率消耗相比,内部切换功率消耗减少约15%到25%。预期在大设计中使用双触发器电路36来替代两个单一触发器会导致装置的时钟树的显著功率节省,因为时钟树的汇点数目减少至少二分之一(或二分之一以上)。减少的时钟树负载准许对更小数目的时钟树缓冲器的依赖性。在一个所预期的实施例中,基于与现有技术设计的比较,时钟树缓冲器的数目可减少一半(或一半以上)。图3提供本发明的第二实施例(电路80)的示意图。电路80包含三个触发器38、40及82。由于电路80通过添加第三触发器82而修改电路36,因此所述触发器中的两者38、40的参考编号保持相同。因此,提供第三触发器82的论述以简化电路82的论述。所述第三触发器包含四个开关84、86、88、90及四个反相器92、94、96、98。如图3中所图解说明,第三触发器82接收数据D12,数据D12穿过开关84传递到反相器92。反相器92产生采取两个可能路线中的一者的经变换数据信号D13。在第一路线中,数据D13继续进行到反相器94。在反相器94处,将数据D13变换成数据D14。数据D14于在反相器92的上游但在开关84的下游的点处重新加入数据串流且提供到反相器92的输入。也如图3中所显示,数据D13继续进行到开关88。从开关88,数据D13传递到反相器96,其中将数据D13变换成数据Q3。在一个路径中,数据Q3从触发器82(且因此从电路80)退出。在另一路径中,数据Q3被引导到反相器98,其中将数据Q3变换成数据D15。数据D15接着传递穿过开关90,其中数据D15于在开关88之后但在反相器96之前的点处重新加入数据串流。如从图3立即明了,存在到电路80的四个输入:数据D4、数据D8、数据D12及时钟信号CK。存在来自电路80的三个输出:输出数据Q1、输出数据Q2及输出数据Q3。在本发明所预期的其它实施例中,四个或四个以上触发器可与单一时钟缓冲器相关联。另外,预期在本文中所描述的实施例中的一者或一者以上中,时钟反相器44、46中的一者或两者可经确定大小以呈现最小方面。当如此确定大小时,时钟反相器44、46可经确定大小以消耗最小的功率量。或者,可使时钟反相器44、46在物理大小上与可针对所采用的工艺技术所形成的一样小(例如,<90nm)。所属领域的技术人员应明了其它变化形式。与这些变化形式一致,时钟反相器44或46中的仅一者可经确定大小以呈现最小方面。此可仅包含反相器44或反相器46。在另一所预期的实施例中,时钟反相器44及46两者可经确定大小以呈现最小方面。嵌入于ASIC处理器中在典型的专用集成电路(“ASIC”)设计流程中,复杂电路是使用例如VHSIC(极高速度集成电路)硬件描述语言(“VHDL”)或Verilog(硬件描述语言(“HDL”))等高级硬件规范语言设计的。合成工具将此转换成门级网表。这些门接着经历产生可用于制造实施复杂电路的芯片的最终掩模的进一步处理。当从高级规范转换成门级网表时,所述合成工具选择门的组合以实施使用高级语言规定的行为。从规定可用门、其功能行为、大小、速度及功率的库选择所述门。对所述合成工具赋予约束集合,即,针对总大小、速度、功率等的目标。所述合成工具从可用库元件选择产生相同功能的门组合,其是以高等级规定的且最佳满足所述目标。此库及等效的其它数据库向在ASIC设计流程中使用的其它工具提供信息。其信息已添加到在ASIC流程中使用的所有数据库的元件称为单元。对于将要在ASIC流程中有用的双触发器及多触发器,预期其可用作单元。换句话说,其被提供为库元件使得合成工具可选择其且关于双触发器及多触发器的信息添加到所有数据库,使得流程中所涉及的所有工具可对其进行操作。通常,使单元以具有不同设计强度的不同版本可用,所述不同版本具有相同功能但具有不同性能、大小及功率特性。参考图2及图3,电路36、80可作为个别单元来依赖,本文中所描述的且所属领域的技术人员所了解的变化及等效形式的其它电路也可如此。在单元的变化形式中,触发器38、40、82可用作标准ASIC流程中的单元。类似地,触发器38、40、82及时钟缓冲器42可用作标准ASIC流程中的一个单元或用作多个单元。如上文所提及,时钟缓冲器42中的反相器44、46中的一者或两者可经确定大小以呈现最小方面。如上文所提及,已描述本发明的数个实施例。存在所列举实施例的可采用的众多变化及等效形式,此并不背离本文所附的权利要求书所述的本发明范围。本发明打算涵盖那些变化及等效形式。